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FMC – FPGA mezzanine card

17 gennaio 2012 Nessun commento

Sempre più applicazioni richiedono oggi la possibilità di gestione d’interfacce di I/O differenti su una comune piattaforma. Le specifiche PMC e XMC hanno da sempre rappresentato in questo senso una valida soluzione ma sono tipicamente adottate per schede mezzanino con capacità di elaborazioni dati locale ed interfaccia standard verso un processore host; inoltre, occupano gran parte dell’area del modulo carrier, il che, in alcuni casi, può complicare il raffreddamento del sistema.

Per applicazioni basate su FPGA e che richiedano I/O riconfigurabile è stata rilasciata nel 2008 la specifica FMC(FPGA Mezzanine Card), ratificata dall’ANSI/VITA come ANSI/VITA 57. Il capitolo VITA 57.1 definisce le specifiche elettriche e meccaniche della scheda mezzanino mentre gli addendum VITA 57.2 e VITA 57.3, ancora in fase di sviluppo, specificano il formato per un data-sheet elettronico ed il protocollo firmware di gestione. Non sono definite invece specifiche per il modulo carrier, consentendo così la compatibilità dello standard FMC con tutti i più comuni formati per sistemi embedded, come VME, VPX, PCI o CompactPCI, ATCA ed AMC. Lo standard FMC è correntemente supportato dall’FMC Marketing Alliance, che ha l’obiettivo di favorirne la diffusione attraverso la creazione di un adeguato eco-sistema di soluzioni interoperabili.

Dal punto di vista meccanico, lo standard FMC definisce due diversi fattori di forma per le schede mezzanino, di dimensione singola (69 x 76,5 mm2), come mostrato in figura 1, e doppia (139 x 76,5 mm2). I moduli di dimensione doppia possono alloggiare fino a due connettori. Sono supportate configurazioni meccaniche di tipo air-cooled o conduction-cooled.


Figura 1: Dimensioni dei moduli FMC di dimensione singola ed XMC a confronto
I connettori (Figura 2) sono di tipo a 10 file con 40 contatti per fila, con passo 1,27 mm e disponibili nelle versioni HPC (High Pin Count) ed LPC (Low Pin Count), caratterizzate da uno stesso formato meccanico ma da un diverso numero di segnali popolati. Nella versione HPC sono disponibili:

  • 80 segnali single-ended (o 40 di tipo differenziale)
  • 4 linee di clock fino a 2 GHz
  • 20 coppie differenziale per trasmissioni seriali a 10 Gbps
  • porta di interfaccia JTAG ed I2C per supporto IPMI (Intelligent Platform Management Interface).

Sono inoltre previste due linee di alimentazione a 3.3V e 12 V ed un’ulteriore tensione accessoria programmabile tra 0 e 3.3 V. L’assorbimento di potenza massimo per la scheda mezzanino è specificato in 10 W.


Figura 2: Connettori per formati FMC
Caratteristiche principali dello standard FMC sono una relativa semplicità di utilizzo, elevata flessibilità, riutilizzo più agevole delle parti, migliore manutenibilità del sistema e minori tempi di sviluppo, bassa latenza ed elevata capacità di trasmissione dati, non richiedendo protocolli complessi nella comunicazione con il modulo carrier. Le applicazioni principali riguardano moduli di acquisizione e trasferimento dati o conversione analogico-digitale high-speed in ambito industriale, telecomunicazioni, trasporti, militare ed avionico. Diversamente dalle soluzioni XMC, tuttavia, le schede di espansione FMC implementano soltanto il livello più basso dell’interfaccia, demandando ogni capacità di elaborazione dati o gestione di protocollo al modulo carrier, tipicamente basato su FPGA.

Per richieste o chiarimenti riguardanti lo standard è accessibile un forum dedicato su LinkedIn.

 

Articolo originale: http://www.lvdsystems.it/cms4/it/index.php?section=technologies&page=fmc

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OpenVPX, il successore del VME nel mercato COTS

27 ottobre 2011 Nessun commento

VPX è il nome dato alla tecnologia nata per rimpiazzare gli standard VME e VXS nei design di nuova generazione. Il bus VME, sviluppato negli anni ’80 da Motorola, non poteva più reggere il passo con l’avvento dei nuovi protocolli di comunicazione seriali sincroni quali PCIe e Serial Rapid IO. Da questa esigenza è stato prima sviluppato lo standard VXS che, mantenendo la compatibilità con il VME, aggiungeva dei link differenziali tra i vari slot del backplane.

Ma VXS non poteva avere vita lunga, incalzato dalle esigenze sempre maggiori di banda richieste dagli applicativi militari, inoltre non permetteva la costruzione di sistemi a 3U, più compatti.

Pertanto, il consorzio VITA riunendo le esigenze dei maggiori vendor del mercato, ha fondato la VPX Market Alliance, arrivando alla stesura dello standard VITA 46, meglio conosciuto come OpenVPX.

Come si vede dall’immagine sopra, VPX rompe la compatibilità con lo standard VME (anche se da la possibilità di avere backplane ibridi VME/VPX). VPX sostituisce il connettore VME con i connettori Tyco milti-gig RT2-7, con i quali fornisce fino a 192 coppie di segnali differenziali ad alta velocità per Ethernet, I/O, PCIe, SRIO, … I connettori VPX permettono inoltre la cosiddetta “2 level maintenance”, ossia la possibilità di sostituire schede sul campo senza che queste ritornino in un laboratorio. Infatti è stato introdotto nei connettori un piano di massa di protezione dalle cariche elettrostatiche mentre si maneggia la scheda senza precauzioni da laboratorio.

VPX incrementa la banda del VME in modo drammatico e l’interesse del mercato è stato subito molto alto. Ma non appena i vendor cominciarono a commercilizzare le prime schede, ci si rese conto che vi erano notevoli problematiche di interoperabilità. VPX era uno standard troppo aperto e lasciava troppa libertà ai produttori senza imporre regole ferree sulla mappatura dei segnali sui vari pin del connettore.

Per porre rimedio a questo, per inziativa di Mercury Computer Systems, nacque il consorzio OpenVPX, i cui risultati furono assordbiti da VITA con lo standard VITA 65, permettendo l’interoperabilità.

OpenVPX definisce un set di architetture di sistema ed introduce il concetto di profilo:

  • Slot profile: definisce la mappatura delle porte del connettore sul backplane, senza specificare il protocollo
  • Backplane profile: definisce il numero ed il tipo degli slot ed i loro relativi profili
  • Module profile: estende lo slot profile identificandone i protocolli. Questo profilo appartiene alla scheda, la quale decide che protocollo utilizzare sul BUS.

Principalmente si hanno due topologie di bus:

  • Switching centralizzato: sul bus vi è uno slot apposito nei quali si concentrano i sengali da ridistribuire tra le schede (topologia a stella)
  • Switching distribuito: non eiste uno switch di sistema ma le schede si scambiano i dati tra di loro (es: full mesh)

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Programmazione delle FPGA in VHDL

27 ottobre 2011 Nessun commento

Online la prima parte del manuale sul nostro WiKi: http://www.embeddedblog.it/wiki/doku.php/manuale_vhdl

Al momento il materiale é ancora scarso ma mi sto impegnando a scrivere un capitolo a settimana.

Per suggerimenti e consigli non esitate a contattarmi (admin)

 

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Xilinx rilascia l’FPGA Virtex®-7 2000T, con tecnologia SSI

27 ottobre 2011 Nessun commento

Xilinx ha rilasciato quella che ha definito l’FPGA piú grande sul mercato, costituita da 6,8 miliardi di transistor. Una “bestia” di queste dimensioni é indirizzata prevalentemente al mercato della prototipazione ASIC e ASIC replacement.

Per ottenere questo livello di integrazione, Xilinx ha utilizzato un tecnologia cha ha definito 2.5D. Piú Super Logic Region (SLR) ciascuno su un die di silicio distinto, sono collegati tra di loro attraverso un substrato di silicio passivo su cui sono montati (Silicon Interposer)

L’interposer collega tra di loro i vari SLR e gli I/O verso le ball dell’FPGA. Ció nonostante, dal punto di vista dell’utente, l’FPGA viene comunque vista come un device monolitico, non introducendo quindi alcuna complessità aggiuntiva.

Per maggiori informazioni questo é il link alla documentazione Xilinx su questa tecnologia.

 

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Altera SoC FPGA

12 ottobre 2011 Nessun commento

Con il nome commerciale di SoC FPGA, Altera ha annunciato che verranno rilasciate FPGA della famiglia Cyclone V e Arria V a tecnologia 28nm integranti un hard processor ARM Cortex A9 MPCore (dual core).

L’annuncio di Altera segue di qualche mese quello di Xilinx che aveva annunciato la famiglia Zynq, facente parte della ormai prossima serie 7.

Altera ha fornito anticipazioni sulle caratteristiche:

  • Tecnologia 28 nm
  • Cortex A9 dual core fino a 800 MHz (lo stesso di Xilinx)
  • Derivate dalle famiglia Cyclone V e Arria V
  • l’ARM é in grado di effettuare il boot senza alcuna programmazione della FPGA
  • l’ARM é un vero é proprio SoC compresivo di controllori di memoria, ethernet, I2C, controller NAND, UART, … integrati
  • Collegamenti ad alte prestazioni con la Fabric dell’FPGA
L’ambiente di sviluppo e’ Altera QSys, che ha rimpiazzato il noto SoPC Builder.
Per maggiori informazioni leggere il comunicato ufficiale Altera.
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HP e Hynix pronte a lanciare memorie basate sul memristor

7 ottobre 2011 Nessun commento

HP Labs ha incominciato lo sviluppo della tecnologia del memristor nel 2008. HP prevede che questa tecnologia rivoluzionerà il mercato delle memorie nel giro di pochi anni.

Il memristor, secondo HP, dovrebbe consentire la produzione di memorie non volatili estremamente veloci, con un’altissima densità e bassa dissipazione di potenza statica e dinamica, permettendo di sostituire con un un’unica tecnologia sia le memorie Flash, sia le memorie dinamiche.

HP ed Hynix hanno annunciato che nel 2013 sarà lanciato sul mercato il primo componente di memoria, indirizzato al mercato dei dispositivi di memoria a stato solido. Per voce di Stan Williams, HP sostiene che i progressi fatti rendono questa tecnologia molto competitiva rispetto alle memorie Flash, scommettendo sulla loro uscita di scena nel giro di pochi anni. Si prevede infatti una diminuzione del costo per MB di circa 10 volte, incremento di velocità, minori consumi e data retention comparabile.

Nel 2014/2015 dovrebbero entrare in commercio i primi componenti di memoria a memristor indirizzati al rimpiazzo delle memoria RAM dinamiche ed in seguito statiche, completando la “rivoluzione” del mercato.

Il memristor fu teorizzato già nel 1971 come quarto componente passivo fondamentale (oltre a resistenze, condensatori ed induttori) dal Leon Chua, professore di ingegneria elettrica. Questo elemento fondamentale è caratterizzato da una relazione funzionale tra la carica elettrica ed il flusso magnetico. Quando attraversato da corrente in una direzione la resistenza elettrica aumenta. Quando la corrente va al contrario la resistenza diminuisce. Quando non c’è corrente viene mantenuto il valore di resistenza. Essendo un componente passivo non ha consumi statici. La memoria è statica poichè il valore di resistenza viene mantenuto senza bisogno di alimentazione o di cicli di refresh.

All’inizio ritenuto solo pura teoria, nel 2008 HP é riuscita a sviluppare i primi memristor basandosi su una tecnologia basata su una sottile pellicola di diossido di titanio tra due elettrodi.

 

 

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Xilinx Zinq

3 ottobre 2011 Nessun commento

Xilinx ha in sviluppo una nuova famiglia di FPGA facente parte dell’imminente famiglia 7, chiamata Zinq.

Zinq, basata sulle FPGA Artix7 e Kintex7 integra al suo interno un intero SoC ARM Cortex A9, dual core fino ad una frequenza di 800 MHz.

Zinq permetterà di avere un processore ad elevate prestazioni direttamente dentro l’FPGA, con tutta una serie di vantaggi:

  • a chi non basta un microblaze ha a disposizione un processore dual core ad alte prestazioni
  • elevato throughput di comunicazione tra ARM e FPGA fabric
  • risparmio di un componente esterno all’FPGA sul PCB e delle relative alimentazioni
Inoltre il SoC ARM può effettuare il boot senza la necessità di avere l’FPGA programmata, permettendo al processore stesso di caricarla o ricaricarla in seguito senza interrompere il proprio funzionamento. Il SoC integra infatti al proprio interno tutte le periferiche standard di un SoC ARM, dal memory controller, all’SPI/I2C, all’ethernet, USB, seriali, GPIO e perfino un controller CAN.
Nella Fabric dell’FPGA possono poi essere implementati il PCIe (disponibile come HardIP) e tutta la periferia richiesta dalla propria applicazione.
Zinq può essere utilizzato con i tool classici di Xilinx già utilizzati per il MicroBlaze e per il PowerPC dell’EDK  quali XPS.

Per maggiori informazioni è possibile leggere il product brief di Xilinx.

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Xilinx Productivity Training

27 settembre 2011 Nessun commento

Si é svolto ieri a Genova ed oggi a Milano lo Xilinx Productivity Training. In questo seminario sono stati presentati gli ambienti di sviluppo di prossima generazione per le FPGA Xilinx.

Durante questo seminario sono state spiegate le nuove funzionalitá di Planahead (integrato in Xilinx ISE Design Suite) che andrà a sostituire il Project Navigator nelle versioni a venire.

Xilinx ha subito rassicurato gli utenti di ISE, il classico Project Navigator continuerà ad esistere nelle future realease, ma non supporterà più le FPGA suggessive alla famiglia 7.

Planahead si è evoluto nel corso degli anni da semplice tool per il planning dell’FPGA a tool completo dalla sintesi RTL fino all’implementazione. Planahead integra tutte le funzioni necessarie allo sviluppo dell’FPGA, dalla static timing analysis, al piazzamento dei pin e dei constraint senza l’ausilio di tool esterni (come faceva il Project Navigator). Questo non solo rende lo sviluppo più rapido, non dovendo aprire e chiudere tools in continuazione ed offrendo un sistema omogeneo ma ha permesso l’aggiunta di interessanti novità. Tra le principali:

  • Analisi delle tempistiche e statistiche di occupazione dei singoli componenti in qualunque punto del flusso di progetto. Anche dopo la sintesi si può fare l’analisi delle tempistiche (routing delay esclusi) per evidenziare eventuali problemi in anticipo
  • Partizionamento del design: permette di suddividere il progetto in macro-blocchi e di sintetizzare, piazzare o effettuare il routing di un macroblocco alla volta. Questo permette di ridurre i tempi di compilazione su grandi progetti e facilita il lavoro di gruppo.
  • Analisi dei segnali che attraversano domini di clock ed analisi dei path unconstrained
  • É possibile attivare e disattivare file sorgenti nella compilazione per gestire piú implementazioni dello stesso componente
  • Strategie: possono essere indicate più strategie di compilazione (set di parametri di sintesi, mapping e routing) e lanciare la compilazione singolarmente, sequenzialmente o in parallelo per permettere di studiarne l’effetto in modo rapido e facile, soprattutto sui sistemi multiprocessore
  • Supporto a TCL migliorato: non si deve più scegliere tra progetto GUI o progetto Script, ma si possono usare contemporaneamente, dato che la GUI semplicemente esegue i comandi TCL che diamo premendo i bottoni grafici.
  • Supporto a Rodin, il prossimo tool di sintesi, mapping e routing di Xilinx
Altre novità sono presenti in XPS, dove AXI4 sostituirà definitivamente il bus PLB. AXI4 fornisce maggiore velocità, minore occupazione di aerea e maggiore semplicità di utilizzo rispetto a PLB. AXI4 è un passaggio fondamentale per il pieno supporto ai processori ARM.
C’è stato spazio anche per parlare di Rodin (attualmente in Beta), il nuovo strumento di Xilinx che sostituirà XST, PAR, MAP e NGDBuild. Questo nuovo tool promette di superare i limiti imposti da quelli vecchi in termini di nuove architetture di FPGA e scalabilità nei tempi di compilazioni su sistemi multi-core.

Rodin è previsto per la seconda metà del 2012.

 

 

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Texas Instruments completa l’acquisizione di National Semiconductor

27 settembre 2011 Nessun commento

Texas Instrument ha completato l’acquisizione di National Semiconductor per 6.5 Miliardi di dollari, come annunciato ad Aprile di quest’anno.

Con questa mossa il catalogo prodotti di TI si estende di 12000 prodotti, assumendo un ruolo ancora piú importante nell’elettronica analogica.

Vedremo come il catalogo dei due colossi verrá in futuro rimodulato date le sovrapposizioni di prodotti negli ADC, DAC, gestori di clock, prodotti Audio, ecc…

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Microchip aggiunge blocchi di logica programmabile ai PIC

26 settembre 2011 Nessun commento

Microchip ha presentato all’Embedded System Conference di Boston una nuova linea di microcontrollori PIC ad 8 bit (PIC10F(LF)32X – PIC1XF(LF)150X).

Con un numero di pin ridottissimo (da 6 a 20), questi micro integrano al loro interno un piccolo blocco di logica programmabile, oscillatori programmabili (NCO) e dei Complementary Waveform Generator, permettendo di implementare delle funzioni altrimenti impossibili per un processore di quella taglia.

Queste MCU hanno un consumo di meno di 30 uA/MHz  e di ~20 nA in sleep mode.

Come altre MCU Microchip integrano al loro interno un oscillatore (16 MHz), degli ADC ed un sensore di temperatura integrato.

Per maggiori informazioni si puo’ leggere il comunicato ufficiale Microchip.

PIC10F(LF)32X and PIC1XF(LF)150X 

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